인텔이 반도체 생산공정에서 기존에 트랜지스터 게이트의 접점 및 절연 재료로 쓰였던 실리콘을 하프늄으로 대체하며, 반도체 기술의 새로운 지평을 열었다.
인텔은 45나노 공정을 적용해 완전히 새로운 트랜지스터를 사용해 만들어진 프로세서 16가지를 13일 발표했다.
◇ 트랜지스터 게이트 재료 대체=이번 프로세서의 가장 중요한 재료 기술적 진전은 트랜지스터의 게이트 재료를 종전의 실리콘에서 하프늄으로 대체한 것. 이를 통해 프로세서의 발열량 및 에너지 소모를 대폭 줄였다. 이런 공정 변화로 인텔은 종전 65나노 공정을 극복하고, 45나노로 칩을 생산할 수 있게 됐다.
반도체 산업은 지난 15년간 트랜지스터 게이트 절연체로 실리콘 산화물(SiO2)을 사용해 왔다. 그러나 공정의 발달에 의해 회로 집적도가 커짐에 따라 전자가 자신의 운동에너지를 이기지 못하고 게이트 바깥으로 튀어나가는 현상, 즉 리키지 커런트(leakage current)에 의해 에너지 손실이 많고 따라서 발열량이 커졌다.
이런 문제를 해결하기 위해 인텔이 대체한 게이트 절연체가 바로 하프늄 산화물(HfO2). 인텔의 새 공정에 의하면, 하프늄 산화물은 이 뿐아니라 게이트 전극 재료로 그동안 사용돼왔던 폴리실리콘을 대체하는 재료로도 새로 쓰이게 된다.
이 같은 새로운 설계 방식은 칩 집적도의 한계를 극복하기 위해 그동안 절실히 요구된 것이었다. IBM 및 AMD 등 경쟁업체들도 비슷한 대안을 찾기 위해 고민해왔다. 이번에 인텔이 그 해법을 처음으로 찾아 제품에 처음으로 적용했다.
◇ 무어 법칙 10년은 더 간다=이번 공정 개발로 인텔은 무어의 법칙을 적어도 앞으로 10년은 더 유지할 수 있게 됐다. 40년 전 인텔의 공동창업자인 고든 무어는 칩 상의 트랜지스터의 개수를 2년 마다 2배씩 늘릴 수 있다고 주장했다. 그러나 회의론자들은 전력 누출, 그리고 전력 소비의 상승이 무어의 법칙에 걸림돌이 될 것이라며, 트랜지스터 집적도가 길지 않은 시간 안에 한계에 다다를 것으로 전망했다.
이번 폴리실리콘 게이트에서 메탈 게이트로의 접점 재료 변경은 이런 우려를 잠재웠다. 새 방식은 전력 누출을 줄여, 종전보다 더 작은 트랜지스터 출현을 가능케 했다. 트랜지스터가 작아지면, 당연히 칩의 집적도는 높아진다.
◇ 칩 집적도 2배 향상=이제 새 방식 적용으로 인텔은 트랜지스터 크기를 줄이면서도, 속도는 빠르고 전력은 덜 소모하는 칩 생산이 가능케 됐다. 전문가들은 이번 기술 혁신으로 향후 더 작은 프로세서 출현이 가능할 것으로 보고 있다.
이번에 발표된 인텔의 45나노 프로세서들은 65나노 기술로 구축된 이전 칩들에 비해 트랜지스터 집적도가 두 배 가까이 향상됐다. 쿼드 코어 프로세서에는 새로운 기술이 적용된 트랜지스터가 최대 8억2천만 개가지 탑재된다.
이 같은 획기적인 기술 덕분에, 인텔은 이전 버전들보다 25% 크기가 더 작아진 프로세서를 디자인할 수 있게 됐다. 또한 내년에 울트라 모바일 및 가전제품용의 새로운 ‘시스템 온 칩(system on chip)’을 개발할 수 있는 능력 또한 갖추게 됐다.
<인텔 45나노 6 트랜지스터 SRAM 셀>